总线架构

简介

芯片采用多层 AXI 互连矩阵（Multi-layer AXI Matrix）作为片内通信总线架构。可以将其理解为芯片内部的"多车道立交枢纽"：多个主设备（Master，即发起传输的模块，如 CPU、DMA）可同时通过不同路径访问从设备（Slave，即被访问的目标，如 SRAM、Flash、外设），互不干扰。其核心特性如下：

• 多通道并行访问：多个主设备可在同一时刻通过不同路径访问不同的从设备，消除了传统单总线的串行瓶颈，显著提升数据吞吐量。

• 分层外设集成：高速 AXI 矩阵直连 CPU 和存储器，低速外设（APB）通过专用的 AXI-to-AHB/APB 桥接器降速接入，保证高速核心不因等待慢速外设而降效。

备注

ARM AMBA 总线协议按性能分三档：AXI4（高速，用于 CPU/DMA/存储器）、AHB（中速，常用于总线桥）、APB4（低速，用于外设寄存器访问）。

架构示意图

各芯片总线架构如下图所示。图中可看到各主控端口（M*）如何通过互连矩阵连接到各从端口（S*），以及 AXI/AHB/APB 桥的层级位置。

RTL8721DxRTL8720ERTL8710ERTL8726ERTL8713ERTL8730ERTL8721F

RTL8721Dx:

主控端口

主控端口（Master Port）是发起总线事务的一侧，CPU、DMA、Wi-Fi 等需要主动读写数据的模块均通过主控端口接入互连矩阵。

RTL8721DxRTL8720ERTL8710ERTL8726ERTL8713ERTL8730ERTL8721F

RTL8721Dx:

端口 ID	主控	互连类型	数据总线宽度	描述
M0	KM0	AXI4	32 bits	KM0 CPU 主控
M1	KM4	AXI4	32 bits	KM4 CPU 主控
M2	GDMA0	AXI4	32 bits	GDMA0 控制器主控
M3	Wi-Fi	AXI4	32 bits	Wi-Fi 主控
M4-0	SDIO	AHB	32 bits	SDIO 主控
M4-1	LX_Master_AES_Hash	AXI4	32 bits	AES/SHA 主控
M5-0	SIC	APB4	32 bits	SIC 主控
M5-1	OTPC	APB4	32 bits	OTP 控制器主控
M6	PPE	AXI4	32 bits	PPE 主控

从端口

从端口（Slave Port）是响应总线访问的一侧，存储器和外设作为从设备挂接于此。表格中的"安全属性"列说明了该端口的访问控制机制：

• MPC （Memory Protection Controller）：对该存储区域进行安全/非安全分区管控，只有授权主控才能访问对应分区。

• PPC （Peripheral Protection Controller）：对外设寄存器进行访问权限管控。

• Non-secure：不受安全控制，所有主控均可直接访问。

RTL8721DxRTL8720ERTL8710ERTL8726ERTL8713ERTL8730ERTL8721F

RTL8721Dx:

端口 ID	从设备	互连类型	数据总线宽度	安全属性	描述
S0	SPIC 自动模式	AXI4	32 位	Non-secure	Flash 自动模式访问，通过 SPI Flash 控制器连接到总线矩阵
S1	HS SRAM0	AXI4	64 位	MPC	片上 SRAM
S2	HS_SHARE_SRAM	AXI4	32 位	MPC	BT/Wi-Fi 共享 SRAM，当 BT/Wi-Fi 关闭时可供主设备使用。
S3	HS 外设	AXI4/AHB/APB4	32 位	PPC	High-speed 外设
S4	LS_ON 外设	APB4	32 位	PPC	Low-speed 外设，且睡眠模式下依然保持供电。
S5	LS 外设	APB4	32 位	PPC	Low-speed 外设
S6	PSRAM	AXI4	32 位	MPC	外部 PSRAM

备注

各个从端口包含的详细内容参考 存储器组织 。